HELP MÔN THẦY TRÌNH ????????????

Tổng số bài gửi : 64 Join date : 01/10/2011

YOU NÀO SOẠN BÀI MÔN THẦY TRÌNH RỒI UP LÊN CHO ANH EM PHÁT.

Tổng số bài gửi : 15 Join date : 18/05/2012

stevenboy đã viết:: YOU NÀO SOẠN BÀI MÔN THẦY TRÌNH RỒI UP LÊN CHO ANH EM PHÁT.

Cái này của Cảnh cho minh_man gửi các bạn xem và góp ý de thi cho tot hon thoi.

http://www.mediafire.com/?gkdw75vyrnx1rom

Tổng số bài gửi : 64 Join date : 01/10/2011

THANH BAN NHIEU

Tổng số bài gửi : 4 Join date : 20/10/2011

sTổng quan về công nghệ chế tạo vi điện tử & nền công nghiệp bán dẫn + Phân chia ngành công nghiệp bán dẫn thành bao nhiêu loại? Định nghĩa từng loại? IDM va pure-play nghĩa là gì? Silicon wafer producers: là các nhà máy sản xuất đế( wafer) bán dẫn từ silic. Foundry semiconductor companies (fab): là các nhà máy sản xuất, chế tạo các sản phẩm, linh kiện bán dẫn( thường được gọi là fab) như là các mạch tích hợp( IC). Assembly and Test semiconductor companies: là các nhà máy lắp ráp, đóng gói và kiểm tra các sản phẩm bán dẫn điện. Fabless semiconductor companies (fabless): là các nhà máy chuyên về thiết kế và bán các thiết bị phần cứng và chip bán dẫn, gia công cho qua trình chế tạo. Equipment semiconductor companies: là hệ thống nhà cung cấp thiết bị vi mạch được dùng cho việc chế tạo các sản phẩm bán dẫn, mạch tích hợp, MEMs cũng như các dịch vụ hỗ trợ. pure-play: là không sản xuất các sản phẩm thiết kế riêng của mình mà thay vào đó là điều hành sản xuất các IC cho các công ty khác. IDM: là những nhà sản xuất cung cấp các dịch vụ và sản xuất các mạch tích hợp, các dòng sản phẩm được thiết kế bởi chính nhà sản xuất đó. + Trình bày qui trình (5 bước) trong quá trình sản xuất vi mạch? Bước 1: Bắt đầu từ sản xuất chất nền là đế bán dẫn silic. Bước 2: Chế tạo các IC trên đế wafer. Bước 3: Kiểm tra các IC và đánh dấu các IC bị hư hỏng, không đạt yêu cầu, đóng gói các IC đạt yêu cầu. Bước 4: Ghi nhãn hiệu, phân loại IC, kiểm tra lần cuối và đóng gói sản phẩm. Bước 5: Phân loại các IC vào từng nhóm riêng và đóng gói thành các dòng sản phẩm. + Trình bày định luật Moore trong sản xuất vi mạch? Theo định luật Moore, cứ sau mỗi 24 tháng kích thước transistor được giảm xuống một nửa, hay là lượng trans trên một chip tăng lên 2 lần. + Sự phát triển trong công nghệ sản xuất vi mạch (kích thước transistor): 10um (1971)  350nm (1995) -> 250nm (1998)  180nm (1999)  130nm (2000)  90nm (2002)  65nm (2006)  45nm (2008)  32nm (2010)  xấp xỉ 22nm (2011)  xấp xỉ 16nm (~2013)  xấp xỉ 11nm (2015) Vật liệu bán dẫn (Semiconductor materials) a) b) c) + Vẽ giản đồ năng lượng (energy diagram) của chất bán dẫn? Giải thích hoạt động? Conduction band: vùng dẫn( chứa electron) Valence band: vùng hóa trị( chứa lỗ trống) Fermi level: mức fermi Bandgap: khe năng lượng, vùng cấm Overlap: chồng lên nhau * Ta có 3 trường hợp: Dải cấm có độ cao khá lớn (EG>5eV). Đây là trường hợp của các chất cách điện. Dải cấm có độ cao nhỏ (EG<5eV). Đây là trường hợp chất bán dẫn điện. Dải hóa trị và dải dẫn điện chồng lên nhau, đây là trường hợp của chất dẫn điện. Trong trường hợp (c), vì EG lớn, điện tử không đủ năng lượng vượt dải cấm để vào dải dẫn điện. Nếu ta cho tác dụng một điện trường vào tinh thể, vì tất cả các trạng thái trong dải hóa trị điều bị chiếm nên điện tử chỉ có thể di chuyển bằng cách đổi chỗ cho nhau. Do đó, số điện tử đi, về một chiều bằng với số điện tử đi, về theo chiều ngược lại, dòng điện trung bình triệt tiêu. Ta có chất cách điện. Trong trường hợp (b), một số điện tử có đủ năng lượng sẽ vượt dải cấm vào dải dẫn điện. Dưới tác dụng của điện trường, các điện tử này có thể thay đổi năng lượng dễ dàng vì trong dải dẫn điện có nhiều mức năng lượng trống để tiếp nhận chúng. Vậy điện tử có năng lượng trong dải dẫn điện có thể di chuyển theo một chiều duy nhất dưới tác dụng của điện trường, ta có chất bán dẫn điện. Trong trường hợp (c) cũng giống như trường hợp (b) nhưng số điện tử trong dải dẫn điện nhiều hơn làm cho sự di chuyển mạnh hơn, ta có kim loại hay chất dẫn điện. Sản xuất đế (wafer) + Qui trình Czochralski để nuôi tinh thể Silicon Nung chảy silic nguyên chất và pha tạp với một lượng chính xác chất pha tạp( Bo hoặc P) cho ra bán dẫn loại n hoặc loại p. Đưa vào mầm silic sau đó vừa xoay tròn vừa kéo lên để tạo ra khối hình trụ tròn đơn tinh thể silic với độ tinh khiết cao. Cắt khối đơng tinh thể silic thành từng lát mỏng để tạo ra những tấm wafer thô. Đánh bóng tấm wafer thô để tạo thành wafer hoàn chỉnh. + Đặc tính của wafer: kích thước, định hướng tinh thể, chức năng flat và notch,nồng độ pha tạp? các tấm wafer silic thì không hoàn toàn tinh khiết 100%, thay vào đó với một lượng nồng độ chất pha tạp từ 〖10〗^13 đến 〖10〗^16 nguyên tử( Bo, P, Axen) /〖cm〗^3 ban đầu được nung nóng chảy mà ta xác định đó là loại n hay loại p. Tuy nhiên với nồng độ 〖5*10〗^22 đơn tinh thể silic trên 1〖cm〗^3 thì ta vẫn xem là tinh khiết hơn 99.9999%. các tấm wafer cũng có thể được cung cấp nồng độ oxy ban đầu, các tạp chất cacbon và kim loại được giữ ở mức thấp nhất. Kích thước: silicon wafer có kích thước đa dạng từ 25.4mm (1 inch) đến 300mm (11.8 inch), độ dày 0.9 mm. Kích thước của các tấm wafer ngày càng dần được tăng lên để tăng hiệu suất và giảm giá thành. Định hướng tinh thể: tinh thể silic được định hướng theo mạng cấu trúc tinh thể của kim cương theo hướng (001) và (110). Chức năng flat và notch: flat và notch được thêm vào các góc của tấm wafer để làm dấu cho định hướng tinh thể và kiểu pha tạp bán dẫn( loại n hay loại p). Nồng độ pha tạp: có 3 loại: N/P: 〖10〗^14→〖10〗^15 loại bình thường N^-/P^-: 〖10〗^16→〖10〗^17 loại nặng N^+/P^+: 〖10〗^12→〖10〗^13 loại nhẹ + Các loại wafer? Trình bày phương pháp smart-cut để tạo ra wafer SOI? Có 3 loại wafer: Tấm wafer thô- raw wafer: tấm wafer silic nguyên chưa qua bất kỳ quá trình gia công, chế biến nào. Chủ yếu dùng cho DRAM. Epitaxial wafer: tấm wafer silic với lớp mỏng đơn tinh thể silic lắng đọng trên tấm wafer. Lớp mỏng này giúp cho quá trình ăn mòn dễ dàng hơn. Có giá gấp 1.6 đến 2.2 lần so với wafer thô. SOI wafer( silic trên lớp cách điện) : được sử dụng cho các ứng dụng năng lượng thấp, chất lượng cao. Có giá gấp 6.4 đến 6.4 lần so với wafer thô. Pp smart cut: Công nghệ này dựa trên phương pháp cấy ion, sự liên kết giữa các tấm wafer và việc cắt wafer ra ở cấp độ nguyên tử. Đầu tiên wafer A được oxi hóa, sau đó được cấy ion, lau sạch và được gắn vào tấm wafer B. phương pháp cấy ion làm suy yếu tinh thể silic ở độ sâu mong muốn, nó hoạt động giống như là một “con dao” bằng nguyên tử, do đó bằng cách nâng lên thì một lớp mỏng của tấm wafer A được tách ra. Công nghệ này cung cấp sự linh hoạt độc đáo về đường kính, nguyên liệu ban đầu, sự đồng đều và bề dày của lớp bị chìm. Việc sử dụng tiêu chuẩn sản xuất thiết bị bán dẫn cho phép sản xuất các sản phẩm dung lượng lớn, chất lượng quá trình tái lặp và tính nhất quán. Layout và mặt nạ (mask) trong sản xuất vi điện tử + Layout là gì? Cho biết ý nghĩa những kí hiệu chính trên layout (Implantation, Metal, …)? Vẽ layout của mạch logic đảo (NOT)? Layout là sơ đồ mạch điện để sản xuất mặt nạ( mask) bao gồm các đường dây, cách nối các transistor lại tạo ra vi mạch. Implantation : vùng đế được pha tạp loại p hay loại n. Metal : kim loại Contact( connect) : kết nối. Via : chốt Polvl : polisilicon là silic pha tạp, có thể dẫn điện. Diffision : kênh dẫn( khuếch tán). Well : bề mặt wafer. + Mặt lạ là gì? Làm từ vật liệu gì? Mặt nạ( mask ) giống như là một cái khuôn, thường là một tấm thuỷ tinh hữu cơ được phủ một màng crôm trên đó khắc hoạ những chi tiết phù hợp với thiết kế của cảm biến hoặc mạch tích hợp (IC)., mỗi mask như vậy ta có thể sử dụng lại nhiều lần, mỗi chip chỉ có một layout nhưng lại có nhiều mask khác nhau. Các qui trình công nghệ đơn lẻ: + Trình bày phương pháp photolithography? Phương pháp quang khắc: là quá trình chuyển một hình mẫu, kết cấu lên bề mặt wafer. Mặt nạ quang được sử dụng để làm khuôn. Tấm wafer được phủ một lớp cản quang rồi đặt dưới tấm mặt nạ quang và được chiếu sáng bằng các tia bức xạ. Lớp cản quang được lộ sáng sẽ bị biến đổi tính chất, có thể hòa tan trong các dung môi. Sau đó là quá trình rửa ảnh, phần được chiếu sáng hay không được chiếu sáng( tùy thuộc vào loại cản quang dương hay cản quang âm) bị rửa trôi đi. Ăn mòn, rửa và làm khô wafer. Loại bỏ chất cản quang. + Trình bày phương pháp oxi hóa Silicon (oxidation)? Có bao nhiêu phương pháp? Sự khác nhau giữa các phương pháp? Oxi hóa silic tạo ra 〖SiO〗_2 có 3 phương pháp: Oxi hóa khô: cho silic tác dụng với oxi ở nhiệt độ cao 〖800-1200〗^0 C Si+ O_2= 〖SiO〗_2 Oxi hóa ướt: 〖900-1100〗^0 C Si+H_2 O= 〖SiO〗_2+ H_2 Tốc độ nhanh hơn là oxi hóa khô nhưng tạp chất trong nước làm cho tấm oxit silic có chất lượng kém. Oxit được đốt cháy bởi oxi và hidro ở nhiệt độ 〖900-1100〗^0 C, có chất lượng tốt với ít tạp chất, tỉ lệ thành công cao. Đây là phương pháp oxi hóa chuẩn ngày nay. Si+O_2+H_2=〖SiO〗_2+H_2 + Trình bày phương pháp ăn mòn (etching)? Có bao nhiêu phương pháp? Sự khác nhau giữa các phương pháp? Là phương pháp loại bỏ lớp oxit silic. Có 2 pp ăn mòn: ăn mòn ướt (vật liệu được hòa tan trong dung dịch hóa học): kỹ thuật ăn mòn đơn giản nhất. cần một dung dịch lỏng để hòa tan vật liệu. vấn đề ăn mòn đẳng hướng và bất đẳng hướng. undercutting of the mask layer. dùng cho các quá trình ăn mòn các lớp mỏng trên bề mặt đế và ăn mòn đế. 2. ăn mòn khô (vật liệu bị thổi ra hoặc hòa tan sử dụng ion ở trạng thái kích thích hoặc phương pháp bốc hơi): đắt tiền và hoạt động phức tạp. ăn mòn không đẳnghướng và được dùng cho việc tạo các đường nét nhỏ trên lớp màng mỏng . ion ở trạng thái kích thích (RIE). ăn mòn bằng cách thổi hay chà xát. ăn mòn bằng phương pháp bốc hơi, dùng các chất bay hơi ở nhiệt độ thấp. + Trình bày phương pháp tạo màng mỏng (deposition)? Có bao nhiêu phương pháp? Sự khác nhau giữa các phương pháp? 1. tạo màng mỏng bằng các phản ứng hoá học: Chemical Vapor Deposition (CVD) : một phản ứng hóa học xảy ra giữa các nguồn chất khí và sản phẩm là một chất rắn kim loại được lắng đọng trên bề mặt wafer, quá trình xảy ra trong một lò phản ứng nơi mà các chất khí được đưa vào. Electrodeposition: phương pháp mạ điện, hay điện phân. Epitaxy: phương pháp mọc mầm Thermal oxidation : oxi hóa bằng nhiệt độ. 2. tạo màng mỏng bằng các phản ứng vật lý: Physical Vapor Deposition (PVD) : nguồn kim loại được tách ra và chuyển đến lớp nền( đế). Hai kỹ thuật quan trọng nhất là bay hơi và kết tủa lại, không sử dụng phản ứng hóa học. Casting: dùng lực ly tâm để tạo màng mỏng. + Trình bày phương pháp pha tạp? Có bao nhiêu phương pháp? Sự khác nhau? Pha tạp là đưa tạp chất vào bán dẫn tinh khiết để thay đổi tính chất điện của bán dẫn. Tạp chất đưa vào phục thuộc vào loại bán dẫn mà ta muốn có. Có 2 phương pháp pha tạp: Khuếch tán: Khuếch tán mô tả sự lây lan các hạt thông qua cá dịch chuyện ngẫu nhiên, tự do trong dung dịch từ nơi có nồng độ cao tới nơi có nồng độ thấp hơn. Sự phụ thuộc thời gian của sự phân bố thống kê trong không gian được cho bởi phương trình khuếch tán. Cấy ion: Cấy ion là một kỹ thuật vật liệu quá trình mà theo đó các ion của một vật liệu có thể được cấy vào một chất rắn, do đó thay đổi tính chất vật lý của chất rắn. Giả sử ta có tấm wafer loại p, và chúng ta muốn chuyển sang loại n, ion kích thích được bắn ra khỏi súng bắn ion( được gọi là cấy ion) vào bề mặt của wafer. Sau đó wafer được đem đi nung nóng ở nhiệt độ cao( >〖1000〗^0 C). Công nghệ MOSFET và CMOS + Các thông số kích thước cơ bản của linh kiện MOSFET (Lg, W, Xs, Xg, Xje, Xjc) và mối quan hệ của chúng với Lg? Lg: gate length – chiều dài cổng. W: = bề rộng kênh dẫn. Xs: Spacer thickness – bề dày lớp cách ly: 0.5*Lg. Xg: Gate oxide thickness – bề dày cực cổng: Lg/45. Xje: độ cao lớp mở rộng của cực nguồn và cực máng: 0.4*Lg. Xjc: độ cao của nguồn-máng: 0.8*Lg. + Trong công nghệ CMOS 180nm thì gồm những bước chính nào? Trình bày mục tiêu của từng bước? CMOS 80-nm sử dụng cả p-well và n-well:  tạo lớp cách điện : tạo các rảnh nông cách điện /LOCOS Dùng vật liệu cách điện(〖SiO〗_2) cách ly 2 trans với nhau →Giảm ảnh hưởng điện.  sản xuất transistor tạo các giếng (n-well & p-well cho công nghệ twin-well) các giếng này bản chất là các bán dẫn loại n hay loại p được pha tạp ngay trên nền( đế) để tạo ra trans loại n hay loại p. sự mở rộng của cổng và máng giảm hiện tượng hot carrier. Source-drains các kết nối sự kết nối: các lớp kim loại + Điền vào hình sau tên, vật liệu và chức năng của từng phần: Màu đỏ: silic oxit là lớp cách điện, cách điện các thành phần và các trans với nhau. Màu xanh: bán dẫn loại n/p làm nguồn và máng cho trans loại p hay n. Màu tím: polysillicon, silic pha tạp có tính dẫn điện làm cực cổng. Xung quang cổng có lớp 〖Si〗_3 N_4 là lớp chống phản xạ đồng thời bảo vệ cổng không bị oxi hóa và làm spacer. SiO_2là chất cách điện. Giảm hiện tượng latchup. 〖CoSi〗_3 , Ti , W, AlCu là các chất dẫn điện. Liên kết các lớp với nhau, các trans ở các lớp với nhau. Hợp kim AlCu không bị khuếch tán, làm giảm sự khuếch tán của Cu nhưng vẫn giữ được tính dẫn điện. Do đó cần phải có 2 lớp bảo vệ để Cu ko bị khuếch tán ra ngoài. + Hiệu ứng hot carrier là gì? Làm sao để giảm hiệu ứng này? Hiện tượng hạt tải bị “nóng” lên, nhiều năng lượng hơn các hạt tải khác. Giải quyết: cấy vào một lớp nông Si pha tạp( phần trồi ra ở nguồn và máng) làm giảm đường tăng tốc của hạt tải đồng thời bị giảm tốc do bị cản trở bởi lớp trồi ra 1 lớp nữa. + Hiệu ứng short effect channel là gì? Làm sao để giảm hiệu ứng này? Hiện tượng kênh ngắn làm giảm điện áp ngưỡng. Giải quyết: gấp đôi cổng SOI. + Hiệu ứng latchup là gì? Làm sao để tránh hiện tượng này? Giữa các lớp tiếp giáp p-n của các transistor tạo ra các trans lưỡng cực p-n-p hoặc n-p-n có dạng mạch khuếch đại làm cho dòng rỉ tăng lên→ đánh thủng transistor. Cách giải quyết là tạo một lớp SiO_2, là chất cách điện, xung quanh các trans. MEMS và xu thế công nghệ nano + Trình bày 4 yếu tố cấu thành một thiết bị MEMS? Tên một số phương pháp phổ biến dung trong sản xuất MEMS? Microsensor: cảm biến. MicroActurtor: bộ phận điều khiển. microElectronic: vi điện tử. microStructure: vi cấu trúc, phần cứng. Bulk micromachining: etching (wet/dry) Surface micromachining Wafer bonding High-aspect Ratio (HAR) micromachining: DRIE High-aspect Ratio (HAR) micromachining: LIGA High-aspect Ratio (HAR) micromachining: Hot embossing + Transistor SET là gì? Trình bày cấu trúc & hoạt động của SET? Nhược điểm của SET là gì? SET: Single Electron transistor: transistor đơn điện tử. SET là linh kiện chuyển mạch có ba cực, có thể truyền diện tử từ nguồn dến máng từng diện tử một. Cấu tạo của SET gồm có: chấm luợng tử kích thuớc thang nanômét bị bao quanh bởi ba cực: cực cổng (G), cực nguồn (S) và cực máng (D). Trong dó cực nguồn và cực máng duợc ghép với chấm luợng tử thông qua tiếp xúc duờng hầm. Cực cổng ghép với chấm luợng tử thông qua lớp cách diện ngan không cho diện tử di vào chấm luợng tử bằng xuyên hầm luợng tử. Do dó, diện tử chỉ có thể di vào chấm luợng tử qua lớp tiếp xúc duờng hầm. Hoạt dộng của SET dựa trên vào hai hiện tuợng là “Hiện tuợng xuyên hầm luợng tử” và “Hiệu tuợng khoá Coulomb ”. Nhược điểm: • Các electron bị giới hạn trên một hòn đảo. • năng lượng được cho phép là rời rạc và cho phép các thiết bị dao động giữa trạng thái thực hiện và không thực hiện. Những thách thức • nhạy cảm tiếng ồn. • Độ nhạy của hiện tượng chui hầm hiện tại với chiều rộng rào cản. • nhạy với độ rộng rào cản. • hoạt động ở nhiệt độ thấp. + Transistor CNTFET là gì? Trình bày cấu trúc & hoạt động của CNTFET? Nhược điểm của CNTFET là gì? Transistor truờng ống Nano Cacbon (Carbon nanotube field effect transistor, CNTFET) + QCA là gì? Trình bày cấu trúc và nguyên tắc hoạt động của QCA? Nhược điểm của QCA? HẾT tevenboy đã viết:: YOU NÀO SOẠN BÀI MÔN THẦY TRÌNH RỒI UP LÊN CHO ANH EM PHÁT.

Admin Tổng số bài gửi : 16 Join date : 20/09/2011

trong "3-Course Cong Nghe Che Tao Vi Dien Tu - Chuong 3 va Chuong 4" phần Wafer: Properties Wafer flats and orientation notches có ghi là "no visual indication of doping type"

>>Chức năng flat và notch: flat và notch được thêm vào các góc của tấm wafer để làm dấu cho định hướng tinh thể và kiểu pha tạp bán dẫn( loại n hay loại p).
câu này sai ròi thì phải hí hí

Tổng số bài gửi : 64 Join date : 01/10/2011

thánh kiù bạn Liên nhá. mình cũng vừa soạn với Linh với nhóm của Quốc. mọi người có thể down về đọc tham khảo. phần CNTFET với QCA mọi người chịu khó xem lại nhá
http://www.mediafire.com/?uvy2ph6m6zo4fub

Tổng số bài gửi : 4 Join date : 20/10/2011

l hok biết nữa, nhưng mà trong vở l ghi vậy, thế ngoài chỗ đó ra còn sai chỗ nào nữa ko?

Tổng số bài gửi : 15 Join date : 18/05/2012

tong hop cua cac ban.

http://www.mediafire.com/?b2wzwv0ow3sics1

Tiêu đề: HELP MÔN THẦY TRÌNH ???????????? Mon Jun 11, 2012 4:13 am

Thank tất cả!!!!!!!!!!!! bounce

» BÀI GIẢNG MÔN THẦY TRÌNH C6-C7
» BÀI GIẢNG MÔN THẦY TRÌNH C8
» File giáo trình Chương 5 và đề bài tập của thầy Nhân ngày 5/3/2012
» Chương trình lễ 20/11 (thứ 7 19/11/2011)
» Tham gia cuộc thi lập trình xe tự động BCR